开源 vs 商业 Verilog 仿真器对比

对比概述

基准测试：编译与仿真速度

测试对象为一个中型 RISC-V 核心（约 15K 行 Verilog，约 3K 个触发器），在 AMD Ryzen 5950X（16 核 32 线程）、64 GB 内存、Ubuntu 24.04 上进行。

编译（Elaboration）时间

仿真速度（100 万周期，Dhrystone 基准测试）

波形文件大小（100 万周期，追踪 200 个信号）

SystemVerilog 特性支持矩阵

开源工具在 CI/CD 中的集成

Verilator 在 CI 中的使用

Verilator 的 lint 模式是代码质量的第一道防线。它能零仿真成本地捕获综合不匹配、位宽截断和组合逻辑环路等问题。

# .github/workflows/verilog-lint.yml
name: Verilator Lint

on: [push, pull_request]

jobs:

  lint:

    runs-on: ubuntu-24.04

    steps:

      - uses: actions/checkout@v4

      - name: 安装 Verilator

        run: sudo apt install -y verilator

      - name: 运行 Lint 检查

        run: |

          verilator --lint-only -Wall -Wno-DECLFILENAME \

            -I rtl/ -I ip_common/rtl/ \

            -f rtl/filelist.f \

            --top-module top

Icarus Verilog 在 CI 中的使用

Icarus 非常适合 CI 中的回归测试，因为它启动快，且能完美兼容标准 Verilog-2001/2005。

# .github/workflows/regression.yml
name: Icarus 回归测试

on: [push, pull_request]

jobs:

  regression:

    runs-on: ubuntu-24.04

    steps:

      - uses: actions/checkout@v4

      - name: 安装工具

        run: sudo apt install -y iverilog

      - name: 运行回归测试

        run: |

          for tb in sim/tb_*.v; do

            module=$(basename "$tb" .v)

            echo "运行 $module..."

            iverilog -g2012 -I rtl/ -I ip_common/rtl/ -o sim/$module.vvp $tb

            vvp sim/$module.vvp | tee sim/${module}.log

            if grep -q "FAIL" sim/${module}.log; then

              echo "失败: $module"

              exit 1

            fi

          done

          echo "所有测试通过"

自检 Testbench 模式

要让任何 CI 流程正常工作，Testbench 必须具备自检能力。以下是一个良好的模式：

// sim/tb_alu.v
module tb_alu;
    reg clk = 0;
    always #5 clk = ~clk;

// DUT 实例化

    reg  [31:0] a, b;

    reg  [3:0]  op;

    wire [31:0] result;

    alu dut (.clk(clk), .a(a), .b(b), .op(op), .result(result));

integer pass = 0, fail = 0;

task check(input [31:0] expected, input [255:0] msg);

        if (result !== expected) begin

            $display("失败: %s | 得到 %h, 期望 %h", msg, result, expected);

            fail = fail + 1;

        end else begin

            $display("通过: %s", msg);

            pass = pass + 1;

        end

    endtask

initial begin

        $dumpfile("tb_alu.fst");

        $dumpvars(0, tb_alu);

// 加法测试

        a = 32'd10; b = 32'd20; op = 4'd0; #10;

        check(32'd30, "加法 10+20");

// 减法测试

        a = 32'd100; b = 32'd30; op = 4'd1; #10;

        check(32'd70, "减法 100-30");

// 最终报告

        $display("=== 汇总: %0d 通过, %0d 失败 ===", pass, fail);

        if (fail > 0) $fatal(1, "回归测试失败");

        $finish;

    end

endmodule

ModelSim 在 CI 中的使用（需许可证服务器）

ModelSim 在 CI 中使用需要网络可达的许可证服务器。使用 vsim -c 进入批处理模式并捕获退出码。

#!/bin/bash
# ci_modelsim.sh — Jenkins/GitHub Actions Runner 上的 ModelSim 回归测试

export MGLS_LICENSE_FILE="[email protected]:[email protected]"

# 编译所有源文件

vlib work

vlog +acc +cover -work work -f rtl/filelist.f

vlog +acc +cover -work work sim/tb_top.sv

# 运行仿真并收集覆盖率

vsim -c -coverage -do "coverage save -onexit cov.ucdb; run -all; quit" work.tb_top

# 检查结果

if [ $? -ne 0 ]; then

    echo "ModelSim 仿真失败"

    exit 1

fi

# 生成覆盖率报告

vcover report -html cov.ucdb -output coverage_report/

echo "覆盖率报告: coverage_report/index.html"

选型决策框架

                     ┌─────────────────────────────┐
                     │ 是否需要代码覆盖率           │
                     │ 或功能覆盖率？               │
                     └──────────────┬──────────────┘
                            是 │          │ 否
                     ┌──────────┘         └───────────┐
                     ▼                               ▼
              使用 ModelSim                   ┌──────────────────────┐
              或 Vivado xsim                  │ 是否使用 SystemVerilog│
                                              │ 接口/结构体/包/SVA？ │
                                              └──────────┬───────────┘
                                                    是 │     │ 否
                                              ┌──────────┘     └──────────┐
                                              ▼                           ▼
                                       ┌──────────────┐           ┌──────────────┐
                                       │ Verilator 或 │           │ 需要最快仿真  │
                                       │ ModelSim     │           │ 速度？        │
                                       └──────────────┘           └──────┬───────┘
                                               │                  是 │    │ 否
                                               ▼                       ▼     ▼
                                       这是 CI Lint 步骤           Verilator  Icarus
                                       （不需要波形）？
                                           │        │
                                       是 │        │ 否
                                           ▼        ▼
                                       Verilator  ModelSim
                                       --lint     （含波形+调试）

快速选型规则

• 首次 Lint 和编译检查 —— Verilator --lint-only。在仿真开始前即可捕获 90% 的 bug，几秒内完成。

• 快速功能测试（Verilog-2001） —— Icarus Verilog。编辑-编译-仿真循环最快。适合小型模块和学生项目。

• SystemVerilog Testbench 含类/UVM —— ModelSim 或 Vivado xsim。开源工具无法处理基于类的 Testbench。

• 大规模回归测试套件（100+ 测试） —— Verilator 速度最快（C++ 模型构建后）。每次仿真耗时不到 1 秒，而事件驱动仿真器需要 10-20 秒。

• 代码和功能覆盖率收敛 —— ModelSim 或 Vivado xsim。只有商业工具提供 covergroup、cover property 和 UCDB/WDB 覆盖率数据库格式。

• 带 SDF 的门级仿真 —— ModelSim 或 Vivado xsim。Verilator 和 Icarus 对 SDF 反标的支持有限。

• 混合语言（VHDL + Verilog） —— ModelSim 或 Vivado xsim。Icarus 仅支持 Verilog。Verilator 有实验性 VHDL 支持（未达生产级别）。

• 波形调试 —— 所有工具都可以，但 ModelSim 的交互式波形 GUI（数据流追踪、驱动源追踪、存储器视图）在复杂调试场景下的效率远超 GTKWave。

波形查看器质量对比

总结建议

对于一个既做 FPGA 又做 ASIC 工作的团队，理想的工具配置是：

• Verilator —— 用于 CI Lint 关卡和快速夜间回归测试
• Icarus Verilog —— 用于开发者在小型模块上的快速迭代
• ModelSim —— 用于签核仿真、覆盖率收敛和波形调试
• Vivado xsim —— 仅在 Vivado 内部进行综合后/布局布线后仿真时使用（SDF 反标）

这样既能享受开源工具在 CI 中的速度优势，又能在需要时获得商业工具的调试能力，无需为每台 CI Runner 都购买额外的商业许可证。